CPLD信號(hào)完整性測(cè)試，CPLD電源完整性測(cè)試，CPLD時(shí)序測(cè)試，CPLD時(shí)鐘測(cè)試

入門(mén)介紹：

1、EMP240使用很廣泛了，8元一片。EMP240顧名思義具有240個(gè)宏單元，或者說(shuō)240個(gè)觸發(fā)器，或者理解成240個(gè)bit的存儲(chǔ)單元。

2、仿真分2步，寫(xiě)邏輯時(shí)用自帶的仿真；邏輯寫(xiě)完后，用model sim專(zhuān)門(mén)仿真。

3、如果你需要100個(gè)邏輯單元，實(shí)際用的可能是120個(gè)，要留出20%的余量。

4、一個(gè)小技巧，針對(duì)EPM240和570來(lái)說(shuō)，常用的封裝TQFP100，這2個(gè)芯片封裝是向下兼容的，即便決定用240，也要按照570去畫(huà)板子。焊接是兼容的，萬(wàn)一240資 源不夠了，還可以換570，非常方便。

CPLD和CPU接口：

1、CPLD大部分是做為CPU的擴(kuò)展，替CPU完成外部引腳資源的擴(kuò)展、輸入輸出時(shí)序管理、部分軟件功能實(shí)現(xiàn)，肯少單獨(dú)用CPLD。

2、初學(xué)者使用CPLD時(shí)，可以在IO連線(xiàn)中串聯(lián)一個(gè)51歐姆的電阻，方便測(cè)量，更重要的是能保護(hù)CPLD的IO，更深一步是能改善高速信號(hào)的振鈴、信號(hào)反射。提高信號(hào)完整性。

CPLD和FPGA區(qū)別：

1、CPLD比較簡(jiǎn)單，F(xiàn)PGA更加復(fù)雜，在CPLD基礎(chǔ)上增加了PLL、硬件乘法器、RAM等資源。Altera的MAX II系列CPLD內(nèi)部應(yīng)用了走線(xiàn)池，嚴(yán)格的說(shuō)已經(jīng)是FPGA了。

2、前仿真屬于邏輯仿真，所有瞬態(tài)時(shí)序同步發(fā)生，用于初期測(cè)試邏輯功能是否正確；后仿真則帶有延遲特性，這和芯片的內(nèi)部構(gòu)造和編譯后的內(nèi)部走線(xiàn)密切相關(guān)。后仿真一般就等同于實(shí)際板子上跑的結(jié)果。如果在PCB板上跑出現(xiàn)問(wèn)題，則此問(wèn)題就比較難解決。